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Two-wire Serial EEPROM
4.
Bus Timing
Figure 4.
SCL: Serial Clock, SDA: Serial Data I/O ?
t F
t HIGH
t R
SCL
t LOW
t LOW
t SU.STA
t HD.STA
t HD.DAT
t SU.DAT
t SU.STO
SDA IN
5.
t AA
SDA OUT
Write Cycle Timing
Figure 5.
SCL: Serial Clock, SDA: Serial Data I/O
SCL
t DH
t BUF
SDA
WORDn
8th BIT
ACK
STOP
CONDITION
t wr
(1)
START
CONDITION
Note:
1.
The write cycle time t WR is the time from a valid stop condition of a write sequence to the end of the
internal clear/write cycle.
7
5226G–SEEPR–11/09
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